5. Pistes d'optimisation du système

Bien que le système soit stable et réponde aux attentes du client, il est possible d’améliorer ses performances à travers différents niveaux.

Tout d’abord, le code VHDL peut être optimisé. Le bloc PWM comporte des additions afin d’assurer le temps mort de la PWM opposée, il vaut mieux effectuer ces additions dans le bloc PID qui dispose de plus de marge de manœuvre.

L’étude de chaque bloc et l’analyse des designs générés par le logiciel Quartus permettent de cibler les chemins les plus longs. La réduction d’éléments logiques ou l’utilisation de différentes méthodes permettent de réduire les temps de propagation.

Pour gagner en fréquence de régulation, une solution consiste à utiliser un FPGA d’une gamme supérieure, car si les performances de la carte DE0-nano-Soc sont intéressantes, il s’agit d’un FPGA bas de gamme. Avec une carte de qualité supérieure, la qualité des éléments logiques permet de réduire les temps de propagation et ainsi, augmenter la fréquence maximale de fonctionnement du système.

L’interface graphique ne permet que de modifier les paramètres de la régulation. Il est possible de la modifier pour qu’elle apporte des renseignements sur l’état du système.

La communication entre l’interface graphique et le système s’effectue par Ethernet en fixant une adresse IP et un numéro de port sur le système qui devient alors un serveur. Bien que chaque carte supporte le multicast DNS, ce qui permet de remplacer l’adresse IP par un nom, chaque carte pourrait signaler leur présence sur le réseau afin que la connexion avec celles-ci soit plus intuitive.

______________________________________________________________________________________________________________________________________________________
Page précédente : 4. Résultats
Page suivante : Conclusion, P18AB12 Régulation haute