1.3. Le cahier des charges

Les principales contraintes sont d’avoir un signal de type Pulse Width Modulation (PWM) avec une précision de 10 bits et avec une fréquence cible de 500 kHz et d’au minimum de 250 kHz. Le système doit disposer de six sorties PWM et de quatre entrées pour les capteurs, dont trois entrées pour des capteurs de courant, et une entrée pour un capteur de tension.

Les coefficients de la régulation doivent être modifiables via une IHM sur ordinateur relié par connexion Ethernet. Ces derniers devront avoir une précision cible de 32 bits et d’au minimum de 12 bits.

L’IHM permet de couper les sorties PWMs, de modifier la consigne de la boucle de régulation (consigne constante ou consigne sinusoïdale). L’occupation du FPGA doit être de moins de 50 %.

L’ensemble du projet est développé sur la carte de prototypage de Terasic la DE0-Nano-SoC avec le Cyclone V d’Altera.

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